Tugas Pendahuluan (Percobaan 1 Kondisi 4)
Modul 4
Percobaan 1 kondisi 4
Buatlah rangkaian seperti gambar percobaan 1 dengan menggunakan D flip flop.
Rangkaian diatas adalah rangkaian yang termasuk jenis shifter register SISO yang menggunakan 4 D flip flop dengan outputnya 4 bit, dimana pada rangkaian diatas jalur masuk data berjumlah satu dan jalur keluaran juga berjumlah satu. Pada jenis register ini data mengalami pergeseran secara berurutan. Dan untuk flip flop pertama menerima masukan dari input, sedangkan flip flop kedua menerima masukan dari output flip flop pertama dan seterusnya.
Pada rangkaian register SISO ini kita memiiki 1 input masukan dari D flip flop pertama dan 1 input keluaran dari D flip flop terakhir. dimana angka akan bergeser dari bit pertama keluaran hingga bit ke-4 keluaran setiap inputan logika baru yang diinputkan pada inputan IC D flip flop pertama, berarti pada rangkaian terjadi penggeseran masukan suatu biner ke kiri atau ke kanan dimana pergeseran ini akan mewakili MSB dan LSB dari 4 bit binner keluaran. Terjadinya pergeseran input masukan logika pada rangkaian ini juga berarti bahwa proses terjadinya register geser ini dapat menyimpan memori sementara pada saat pergeseran masukan menuju keluaran bit ke-4 dari dearah lingkup keluaran 4 bit.
Berdasarkan banyak data input yang digunakan pada rangkaian yaitu sebanyak 4 bit maka data pertama dan seterusnya pada rangkaian SISO ini akan terbaca pada clock 5,6,7,dan 8. Sedangkan data akan terkirim secara seluruhnya pada clock ke 8.
2. Gambar Rangkaian Simulasi
[Kembali]
.png)
4. Prinsip Kerja Rangkaian
[Kembali]
Pada rangkaian register SISO ini kita memiiki 1 input masukan dari D flip flop pertama dan 1 input keluaran dari D flip flop terakhir. dimana angka akan bergeser dari bit pertama keluaran hingga bit ke-4 keluaran setiap inputan logika baru yang diinputkan pada inputan IC D flip flop pertama, berarti pada rangkaian terjadi penggeseran masukan suatu biner ke kiri atau ke kanan dimana pergeseran ini akan mewakili MSB dan LSB dari 4 bit binner keluaran. Terjadinya pergeseran input masukan logika pada rangkaian ini juga berarti bahwa proses terjadinya register geser ini dapat menyimpan memori sementara pada saat pergeseran masukan menuju keluaran bit ke-4 dari dearah lingkup keluaran 4 bit.
Berdasarkan banyak data input yang digunakan pada rangkaian yaitu sebanyak 4 bit maka data pertama dan seterusnya pada rangkaian SISO ini akan terbaca pada clock 5,6,7,dan 8. Sedangkan data akan terkirim secara seluruhnya pada clock ke 8.
Tidak ada komentar:
Posting Komentar