Laporan Akhir 1

[KEMBALI KE MENU SEBELUMNYA]

Laporan Percobaan 1

DAFTAR ISI

1. Jurnal

2.1 Alat dan Bahhan

2.2 Bahan Proteus

3. Rangkaian Simulasi

4. Prinsip kerja

5. Video Percobaan

6. Analisis

7. Link Download

1. Jurnal [Kembali]

2.1 Alat dan Bahan [Kembali]

a. Jumper

Gambar 1. Jumper

b.Panel DL 2203D
c.Panel DL 2203C
d.Panel DL 2203S

Gambar 2. Modul De Lorenzo

2.2 Bahan Proteus [Kembali]

a. J-K Flip-Flop (74111)

Gambar 3. IC 74111

b. Power DC

Gambar 4. Power DC

c. Switch (SW-SPDT)

Gambar 5. Switch

d. Logicprobe

Gambar 6. Logic Probe

e. Gerbang NOT

Gambar 7. Gerbang NOT

f. Gerbang AND

Gambar 8. Gerbang AND

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja [Kembali]

Pada percobaan 1 ini dirangkai sebuah rangkaian Shift Register (register geser) keluaran output 4 bit dengan perwakilan output logicprobe. Pada rangkaian shift register keluaran 4 bit ini berarti menggunakan 4 buah IC J-K flip flop sebagai perwakilan 1 bit keluaran untuk 1 buah J-K flipflop.

Pada rangkaian ini nantinya akan terjadi berbagai macam prinsip kerja yang mewakili SISO,SIPO,PISO, dan PIPO. Hal ini didapatkan berdasarkan dengan kondisi yang diberikan oleh jurnal .Pada rangkaian ini untuk inputnya dapat menjadi input yang seri dan paralel begitu juga untuk output pada rangkaian ini juga dapat menjadi output yang keluarannya seri dan paralel. maksud input/output yang seri dan paralel ini adalah 

• untuk input dan output seri : data akan masuk secara bergiliran atau satu per saru dan data juga akan keluar secara bergiliran atau satu per satu
• untuk input dan output paralel : data akan masuk secara serentak dan juga keluar secara serentak

Pada rangkaian ini kan akan terjadinya pergeseran data masuk dan data keluar dari LSB ke MSB dimana sesuai dengan yang sudah dijelaskan data masuk dan keluar bisa secara bergiliran atau serentak.

Terjadinyam proses input dan output logika pada rangkaian ini juga berarti bahwa proses terjadinya register geser ini dapat menyimpan memori sementara pada masukan menuju keluaran bit ke-4 dari dearah lingkup keluaran 4 bit.

5. Video Pratikum [Kembali]

6. Analisa [Kembali]

  1.  Analisa Output yang dihasilkan tiap tiap kondisi.

  Jawab :

  

• Kondisi 1 merupakan rangkaian shift register Serial in Serial out (SISO) kareba data input masuk secara satu persatu dan keluar secara saru persatu juga.
• Kondisi 2 merupakan Serial in Paralel Out (SIPO) karena input masuk secara satu persatu dan keluar secara serentak.
• Kondisi 3 merupakan Paralel In Serial Out (PISO) karena input masuk secara serentak dan keluar secara satu persatu.
• Kondisi 4 merupakan Paralel In Paralel Out (PIPO) karena input masuk secara serentak dan keluar secara serentak juga.

  2. Jika gerbang AND pada rangkaian dihapus, sumber clock dihubungkan langsung ke flip flop, bandingkan output yang didapatkan.

  Jawab :

Jika sumber clock dihubungkan langsung ke Flip Flop maka clock tidak berfungsi dan kita tidak bisa memberi input secara paralel karena hanya bisa di input secara seri. Karena gerbang AND memengaruhi input.

7. Link Download [Kembali]

Download HTML DISINI

Download File Rangkaian DISINI

Download Video Percobaan DISINI

Download Datasheet IC  74111 DISINI

Download Datasheet Gerbang NOT DISINI

Download Datasheet Gerbang AND DISINI

Download Datasheet Switch DISINI

Download Datasheet LogicProbe DISINI